Fehleranalyse bei ICs

In der Halbleiterindustrie schrumpft weiterhin die Größe elektronischer Bauteile. Zurzeit liegen moderne, kommerzielle Technologieverbindungen bei integrierten Schaltungen bei 12 und 22 nm. Technologien mit 10 und 7 nm sind aber bereits in der Entwicklungsphase.
Diese integrierten Schaltungen bestehen aus mehrschichtigen Multi-Gate-Transistoren, bei denen ein Source-Drain-Kanal ("Fin") von einem 3D-Gate umgeben ist.
  • Ein Fehleranalyseprozess solcher integrierter Schaltungen beinhaltet typischerweise das Freilegen und elektrisches Nanoprobing. Nachdem der defekte Bereich lokalisiert wurde, wird eine Lamelle, welche den Defekt enthält, für die TEM-Inspektion präpariert.
  • Eine Freilegung wurde meist mittels mechanischer Politur durchgeführt. Bei modernen Bauelementen darf eine solche Politur wegen mikro- und nanomechanischer Deformationen und chemischer Interaktionen mit dem Politurmittel jedoch nicht mehr zum Einsatz kommen.
  • Die TEM-Lamellenpräparation wird auf einem FIB-REM-System ausgeführt. Die Lamelle muss Artefakt-frei und in einer Dicke, proportional zur Technologiegröße, sein.

Fehleranalyse integrierter Schaltungen beinhaltet normalerweise:

  • Delayering und elektrisches Messung in der Technologiegröße der neusten Generation
  • Präparation einer TEM-Lamelle aus der integrierten Schaltung
  • FIB-REM-Tomographie für 3D-Strukturanalyse (3D-BSE-Rekonstruktion)
  • Elektrische Fehleranalyse (EBIC, EBAC)
  • Inspektion mit dem REM bei niedriger Beschleunigungsspannung
Fehleranalyse bei ICs
14 nm Technologie eines Intel Prozessors. Ansicht auf die Transistor-Kontaktschicht nach Freilegung durch GIS-unterstütztes Xenon Plasma FIB Ätzen, Bild aufgenommen mit 500 V Beschleunigungsspannung mit In-BeamSE Detektor

Applikationssbeispiele (in Englisch)

FIB Tomography of an Integrated Circuit
FIB tomography has become an important tool for studying materials at the micro and nano scale. Unlike a single cross-section, FIB tomography gives better understanding of the volume distribution, 3D structure and the relationship between three dimensional objects. TESCAN FIB-SEMs can be equipped with 3D Tomography - an optional software module for automated data acquisition and reconstruction.
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Ultra-Thin TEM Lamella Preparation with Backside Polishing
We have developed a new method for TEM lamella lift-out using a nanomanipulator with a rotational tip and special holder geometry. This method allows lamella attachment and polishing from the back. After attachment, the lamella is ready for final polishing and in-situ HADF R-STEM imaging without breaking vacuum.
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Visualization of Doped Active Regions in Semiconductor Devices
The possibility of consistent and efficient inspection throughout the entire manufacturing process of semiconductor devices is one of the key attributes for high yields and profitability. Feedback on control of each manufacturing step is absolutely necessary, especially during the mass production of wafers (tens of millions of devices per week). Checking layer thicknesses, step coverage, geometry of critical details, depth of trenches, etc. is carried out in order to find defects, their origin and implement appropriate corrective measures.
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High Resolution Large Format Imaging for Die Inspection
Visual inspection is an integral part of the production line in all semiconductor foundries. Most of the inspection techniques currently in use are optical-based which will face a resolution limit due to the continual reduction in the size of dies. TESCAN’s Image Snapper is a perfect substitution allowing nondestructive imaging based on the stitching of high magnification images resulting in one high resolution panorama image.
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Artefact-Free Top-Down TEM Sample Preparation of a 14 nm FinFET Device
Artefact-free lamella preparation by FIB is crucial for successful TEM analysis. One of the difficulties one faces during the preparation of such specimens is the appearing of curtaining; surface artefacts that arise when polishing a sample which consists of different materials, each with different milling rates.
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Routine Ga FIB TEM Sample Preparation of a 14nm FinFET Device
Failure analysis of microelectronic devices requires routine TEM sample preparation. The lamellae must be site-specific with thicknesses compatible with the technology node. Here we demonstrate lamella preparation from the SRAM array of a commercial processor based on 14 nm technology node. The transistors in such chip are 3D devices known as FinFETs.
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