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Fehleranalyse bei ICs

In der Halbleiterindustrie schrumpft weiterhin die Größe elektronischer Bauteile. Zurzeit liegen moderne, kommerzielle Technologieverbindungen bei integrierten Schaltungen bei 12 und 22 nm. Technologien mit 10 und 7 nm sind aber bereits in der Entwicklungsphase.

Halbleiter

Fehleranalyse bei ICs

Diese integrierten Schaltungen bestehen aus mehrschichtigen Multi-Gate-Transistoren, bei denen ein Source-Drain-Kanal („Fin“) von einem 3D-Gate umgeben ist.

14 nm technology node Intel processor. A top view of the transistor contact layer after delayering by GIS-assisted Xe Plasma FIB etching, image obtained at an electron accelerating voltage of 500 V with the In-Beam detector

14 nm Technologie eines Intel Prozessors. Ansicht auf die Transistor-Kontaktschicht nach Freilegung durch GIS-unterstütztes Xenon Plasma FIB Ätzen, Bild aufgenommen mit 500 V Beschleunigungsspannung mit In-BeamSE Detektor

  • Ein Fehleranalyseprozess solcher integrierter Schaltungen beinhaltet typischerweise das Freilegen und elektrisches Nanoprobing. Nachdem der defekte Bereich lokalisiert wurde, wird eine Lamelle, welche den Defekt enthält, für die TEM-Inspektion präpariert.
  • Eine Freilegung wurde meist mittels mechanischer Politur durchgeführt. Bei modernen Bauelementen darf eine solche Politur wegen mikro- und nanomechanischer Deformationen und chemischer Interaktionen mit dem Politurmittel jedoch nicht mehr zum Einsatz kommen.
  • Die TEM-Lamellenpräparation wird auf einem FIB-REM-System ausgeführt. Die Lamelle muss Artefakt-frei und in einer Dicke, proportional zur Technologiegröße, sein.

 

Fehleranalyse integrierter Schaltungen beinhaltet normalerweise:
  • Delayering und elektrisches Messung in der Technologiegröße der neusten Generation
  • Präparation einer TEM-Lamelle aus der integrierten Schaltung
  • FIB-REM-Tomographie für 3D-Strukturanalyse (3D-BSE-Rekonstruktion)
  • Elektrische Fehleranalyse (EBIC, EBAC)
  • Inspektion mit dem REM bei niedriger Beschleunigungsspannung
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    TEM specimen prepared from a 66 nm SDRAM sample using the TESCAN S9000X Xe plasma FIB SEM

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  • SEM inspection of ICs at low beam energies

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  • Ultra-Thin TEM Lamella Preparation with Backside Polishing

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  • Artefact-free top-down TEM sample preparation of a 14 nm FinFET device

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  • Routine Ga FIB TEM sample preparation of a 14nm FinFET device

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  • Large-area Cross-sectioning for Failure Analysis of Advanced Packaging Technologies

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  • Visualization of doped active regions in semiconductor devices

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  • High resolution large format imaging for die inspection

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  • FIB Tomography of an Integrated Circuit

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